Codificador MICROCHIP H.264
Introdução
H.264 é um padrão de compactação de vídeo popular para compactação de vídeo digital. Também é conhecido como MPEG-4 Part10 ou Advanced Video Coding (MPEG-4 AVC). O H.264 usa abordagem em bloco para compactar o vídeo, onde o tamanho do bloco é definido como 16 x 16 e é chamado de bloco macro. O padrão de compressão suporta vários profiles que definem a taxa de compressão e a complexidade da implementação. Os quadros de vídeo, a serem compactados, são tratados como quadro I, quadro P e quadro B. Um quadro I é um quadro intra-codificado onde a compressão é feita usando as informações contidas no quadro. Nenhum outro quadro é necessário para decodificar um quadro I. O quadro AP é compactado usando as alterações em relação a um quadro anterior que pode ser um quadro I ou um quadro P. A compactação do quadro B é feita usando as alterações de movimento em relação a um quadro anterior e a um próximo quadro.
O processo de compressão dos quadros I e P tem quatro stagé:
- Previsão intra/inter
- Transformação de inteiro
- Quantização
- Codificação de entropia
H. 264 suporta dois tipos de codificação:
- Codificação de comprimento variável adaptável ao contexto (CAVLC)
- Codificação Aritmética Binária Adaptativa ao Contexto (CABAC)
A versão atual do codificador H.264 implementa baseline profile e usa CAVLC para codificação de entropia. Além disso, o Codificador H.264 suporta codificação de quadros I e P.
Figura 1. Diagrama de blocos do codificador H.264
Características
O codificador H. 264 possui os seguintes recursos principais:
- Comprime o formato de vídeo YCbCr 420
- Aceita formato de vídeo YCbCr 422 como entrada
- Suporta 8 bits para cada componente (Y, Cb e Cr)
- Suporta saída de fluxo de bytes NAL compatível com ITU-TH.264 Anexo B
- Opera sem operação autônoma, CPU ou assistência do processador não necessária
- Suporta Fator de Qualidade (QP) configurável pelo usuário
- Suporta P Frame Count (PCOUNT)
- Suporta valor de limite configurável pelo usuário para pular bloco
- Suporta computação na taxa de um pixel por clock
- Suporta compressão até resolução de 1080p 60 fps
- Usa interface de árbitro de vídeo para acessar buffers de quadros DDR
- Latência mínima (252 µs para full HD ou 17 linhas horizontais)
Famílias suportadas
O Codificador H. 264 suporta as seguintes famílias de produtos:
- SoC PolarFire®
- Polar Fire
Implementação de Hardware
Esta seção descreve os diferentes módulos internos do Codificador H.264. A entrada de dados no codificador H.264 deve estar na forma de uma imagem de varredura rasterizada no formato YCbCr 422. O Codificador H.264 usa 422 formatos como entrada e implementa compressão em 420 formatos.
A figura a seguir mostra o diagrama de blocos do Codificador H.264.
Figura 1-1. Codificador H.264 – Módulos
- Previsão interna
O H.264 usa vários modos de predição intra para reduzir a informação em um bloco de 4 x 4. O bloco intra-previsão no IP usa apenas predição DC em tamanho de matriz 4 x 4. O componente DC é calculado a partir do topo adjacente e blocos 4 x 4 esquerdos. - Transformação inteira
O H.264 usa a transformada de cosseno discreta inteira onde os coeficientes são distribuídos pela matriz de transformada inteira e a matriz de quantização de modo que não haja multiplicações ou divisões na transformada inteira. A transformação inteira stage implementa a transformação usando as operações shift e add. - Quantização
A quantização multiplica cada saída da transformada inteira com um valor de quantização predeterminado definido pelo valor de entrada do usuário QP. O intervalo do valor QP é de 0 a 51. Qualquer valor maior que 51 é clamped para 51. Um valor QP mais baixo denota menor compactação e maior qualidade e vice-versa. - Estimativa de movimento
A Estimativa de movimento pesquisa o bloco 8 x 8 do quadro atual no bloco 16 x 16 do quadro anterior e gera vetores de movimento. - Compensação de movimento
A compensação de movimento obtém os vetores de movimento do bloco de estimativa de movimento e localiza o bloco 8 x 8 correspondente no quadro anterior. - CAVLC
O H.264 usa dois tipos de codificação de entropia - CAVLC e CABAC. O IP usa CAVLC para codificar a saída quantizada. - Gerador de cabeçalho
O bloco gerador de cabeçalho gera os cabeçalhos de bloco, os cabeçalhos de fatia, o conjunto de parâmetros de sequência (SPS), o conjunto de parâmetros de imagem (PPS) e a unidade de camada de abstração de rede (NAL), dependendo da instância do quadro de vídeo. A lógica de decisão do bloco de salto calcula a Soma da Diferença Absoluta (SAD) do bloco macro 16 x 16 do quadro atual e o bloco macro 16 x 16 do quadro anterior a partir da localização prevista do vetor de movimento. O bloco de salto é decidido usando o valor SAD e a entrada SKIP_THRESHOLD. - Gerador de fluxo H.264
O bloco gerador de fluxo H.264 combina a saída CAVLC com os cabeçalhos para criar a saída codificada de acordo com o formato padrão H.264. - Canal de Gravação DDR e Canal de Leitura
O Codificador H.264 requer que o quadro decodificado seja armazenado na memória DDR, que é usada na predição Inter. O
O IP usa os canais de gravação e leitura DDR para se conectar com o IP do Video Arbiter, que interage com a memória DDR por meio do IP do controlador DDR.
Entradas e Saídas
Esta seção descreve as entradas e saídas do Codificador H.264.
Portos
As tabelas a seguir listam a descrição das portas de entrada e saída do Codificador H.264.
Tabela 2-1. Entradas e Saídas do Codificador H.264
| Nome do sinal | Direção | Largura | Descrição |
| DDR_CLK_I | Entrada | 1 | Relógio do controlador de memória DDR |
| PIX_CLK_I | Entrada | 1 | Relógio de entrada com o qual os pixels de entrada são sampliderado |
| RESET_N | Entrada | 1 | Sinal de reset assíncrono ativo-baixo para o projeto |
| DATA_VALID_I | Entrada | 1 | Sinal válido de dados de pixel de entrada |
| DADOS_Y_I | Entrada | 8 | Entrada de pixel Luma de 8 bits no formato 422 |
| DADOS_C_I | Entrada | 8 | Entrada de pixel Chroma de 8 bits no formato 422 |
|
FRAME_START_I |
Entrada |
1 |
Indicação de início do quadro
A borda de subida deste sinal é considerada como o início do quadro. |
| FRAME_END_I | Entrada | 1 | Indicação de fim de quadro |
|
DDR_FRAME_START_ADDR_I |
Entrada |
8 |
Endereço inicial da memória DDR (LSB 24 bits são 0) para armazenar o quadro reconstruído. O IP H.264 armazenará 4 quadros e usará 64 MB de memória DDR. |
| I_FRAME_FORCE_I | Entrada | 1 | O usuário pode forçar um frame a qualquer momento. É sinal de pulso. |
|
PCOUNT_I |
Entrada |
8 |
O número de quadros P por cada valor de formato 422 do quadro I varia de 0 a 255. |
|
QP |
Entrada |
6 |
Fator de qualidade para quantização H.264 O valor de 422 fornat varia de 0 a 51, onde 0 representa a qualidade mais alta e a compactação mais baixa e 51 representa a compactação mais alta. |
|
SKIP_THRESHOLD_I |
Entrada |
12 |
Limiar para decisão de pular bloco
Este valor representa o valor SAD do bloco Macro 16 x 16 para pular. O intervalo é de 0 a 1024, com um valor típico de 512. Limite mais alto produz mais blocos de salto e baixa qualidade. |
| VRES_I | Entrada | 16 | Resolução vertical da imagem de entrada. Deve ser múltiplo de 16. |
| HRES_I | Entrada | 16 | Resolução horizontal da imagem de entrada. Deve ser múltiplo de 16. |
| DATA_VALID_O | Saída | 1 | O sinal que denota os dados codificados é válido. |
|
DADOS_O |
Saída |
16 |
Saída de dados codificados H.264 que contém unidade NAL, cabeçalho de fatia, SPS, PPS e os dados codificados de blocos de macro. |
|
WRITE_CHANNEL_BUS |
— |
— |
Barramento de canal de gravação a ser conectado com o árbitro de vídeo. Barramento de canal de gravação. Esse
está disponível quando a interface de barramento é selecionada para Interface de árbitro. |
|
READ_CHANNEL_BUS |
— |
— |
Barramento de canal de leitura a ser conectado ao árbitro de vídeo. Barramento de canal de leitura. Esse
está disponível quando a interface de barramento é selecionada para Interface de árbitro. |
| DDR Gravação IF nativa—Essas portas estão disponíveis quando a interface nativa é selecionada para interface de árbitro. | |||
| DDR_WRITE_ACK_I | Entrada | 1 | Reconhecimento de gravação do canal de gravação do árbitro. |
| DDR_WRITE_DONE_I | Entrada | 1 | Escreva a conclusão do árbitro. |
| DDR_WRITE_REQ_O | Saída | 1 | Escreva a solicitação ao árbitro. |
| DDR_WRITE_START_ADDR_O | Saída | 32 | Endereço DDR para o qual a gravação deve ser feita. |
| DDR_WBURST_SIZE_O | Saída | 8 | Tamanho do burst de gravação DDR. |
| DDR_WDATA_VALID_O | Saída | 1 | Dados válidos para o árbitro. |
| DDR_WDATA_O | Saída | DDR_AXI_DATA_WIDTH | Saída de dados para o árbitro. |
| DDR Ler SE Nativo—Essas portas estão disponíveis quando a interface nativa é selecionada para interface de árbitro. | |||
| DDR_READ_ACK_I | Entrada | 1 | Leia o reconhecimento do canal de leitura do árbitro. |
| DDR_READ_DONE_I | Entrada | 1 | Leia a conclusão do árbitro. |
| DDR_RDATA_VALID_I | Entrada | 1 | Dados válidos do árbitro. |
| DDR_RDATA_I | Entrada | DDR_AXI_DATA_WIDTH | Entrada de dados do árbitro. |
| DDR_READ_REQ_O | Saída | 1 | Leia a solicitação ao árbitro. |
| DDR_READ_START_ADDR_O | Saída | 32 | Endereço DDR a partir do qual a leitura deve ser feita. |
| DDR_RBURST_SIZE_O | Saída | 8 | Tamanho do burst de leitura DDR. |
Restrições de relógio
O IP do codificador H.264 usa entradas de relógio PIX_CLK_I e DDR_CLK_I. Use as restrições de agrupamento de relógio para local e roteamento e verifique o tempo conforme o IP implementa a lógica de cruzamento do domínio do relógio.
Instruções de instalação
O núcleo do Codificador H. 264 deve ser instalado no Catálogo IP do software Libero® SoC. Isso é feito automaticamente através da função de atualização do Catálogo IP no software Libero SoC, ou o núcleo IP pode ser baixado manualmente do catálogo. Depois que o núcleo IP é instalado no Catálogo de IP do software Libero SoC, o núcleo pode ser configurado, gerado e instanciado no SmartDesign para inclusão no projeto Libero.
Bancada
Testbench é fornecido para verificar a funcionalidade do IP do codificador H.264.
- Simulação
A simulação usa uma imagem de 432 × 240 no formato YCbCr422 representada por dois files, cada um para Y e C como entrada
e gera um H.264 file formato contendo dois quadros. As etapas a seguir descrevem como simular o núcleo usando o testbench.- Vá para o Catálogo Libero SoC > View > Windows > Catálogo e expanda Solutions-Video. Clique duas vezes em H264_Encoder e clique em OK.
- Para gerar o SmartDesign necessário para a simulação de IP do Codificador H.264, clique em Projeto Libero > Executar script. Navegue até o script ..\ \component\Microchip\SolutionCore\ H264_Encoder\ \scripts\H264_SD.tcl e clique em Executar .
Figura 5-2. Executar Script Executar
A largura padrão do barramento de dados AXI é 512. Se o IP do codificador H.264 estiver configurado para larguras de barramento 256/128, digite AXI_DATA_WIDTH:256 ou AXI_DATA_WIDTH:128 no campo Arguments.
O SmartDesign é exibido. Veja a figura a seguir.
Figura 5-3. Top Design Inteligente
- No Fileguia s, clique em simulação > Importar Files.
Figura 5-4. Importar Files
- Importe o H264_sim_data_in_y.txt, H264_sim_data_in_c.txt file e o H264_sim_refOut.txt file do seguinte caminho: ..\ \component\Microchip\SolutionCore\ H264_Encoder\ \Estímulo.
- Para importar outro file, procure a pasta que contém os filee clique em Abrir. O importado file está listado em simulação, veja a figura a seguir.
- Na guia Stimulus Hierarchy, clique em H264_Encoder_tb (H264_Encoder_tb. v) > Simulate Pre-Synth Design > Open Interactively. O IP é simulado para dois quadros. Figura 5-6. Simulando o Design de Pré-Síntese
ModelSim abre com o testbench file conforme mostrado na figura a seguir.
- Vá para o Catálogo Libero SoC > View > Windows > Catálogo e expanda Solutions-Video. Clique duas vezes em H264_Encoder e clique em OK.
Importante: Se a simulação for interrompida devido ao limite de tempo de execução especificado no DO file, use o comando run -all para concluir a simulação.
Utilização de recursos
O codificador H. 264 é implementado no PolarFire SoC FPGA (pacote MPFS250T-1FCG1152I) e gera dados compactados usando 4:2:2 sampling de dados de entrada.
Tabela 6-1. Utilização de recursos para codificador H.264
| Recurso | Uso |
| 4 Tabelas de consulta (LUTs) | 69092 |
| D flip-flops (DFFs) | 65522 |
| Memória estática de acesso aleatório (LSRAM) | 232 |
| uSRAM | 30 |
| Blocos de matemática | 19 |
| LUTs de interface de 4 entradas | 9396 |
| DFFs de interface | 9396 |
Parâmetros de configuração
A tabela a seguir lista a descrição dos parâmetros de configuração genéricos usados na implementação de hardware do Codificador H.264, que pode variar com base nos requisitos do aplicativo.
Tabela 7-1. Parâmetros de configuração
| Nome | Descrição |
| DDR_AXI_DATA_WIDTH | Define a largura de dados DDR AXI. Pode ser 128, 256 ou 512 |
| ARBITER_INTERFACE | Opção para selecionar a interface nativa ou de barramento para conectar com o IP do árbitro de vídeo |
Configurador de IP
A figura a seguir mostra o configurador de IP do Codificador H.264.
Figura 7-1. Configurador do Codificador H.264
Licença
O Codificador H. 264 é fornecido em formato criptografado somente sob licença.
O código-fonte RTL criptografado é bloqueado por licença e deve ser adquirido separadamente. Você pode realizar simulação, síntese, layout e programar o silício Field Programmable Gate Array (FPGA) usando o pacote de design Libero.
A licença de avaliação é fornecida gratuitamente para verificar os recursos do Codificador H.264. A licença de avaliação expira após uma hora de uso do hardware.
Histórico de revisão
O histórico de revisão descreve as alterações que foram implementadas no documento. As alterações são listadas por revisão, começando com a publicação mais atual.
Tabela 9-1. Histórico de Revisão
| Revisão | Data | Descrição |
| B | 09/2022 | • Atualizada Características seção.
• Atualizada a largura do sinal de saída DATA_O de 8 para 16, consulte Tabela 2-1. • Atualizada Figura 7-1. • Atualizada 8. Licença seção. • Atualizada 6. Utilização de recursos seção. • Atualizada Figura 5-3. |
| A | 07/2022 | Lançamento inicial. |
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Japão – Tóquio
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Coreia – Seul
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Malásia – Penang
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Documentos / Recursos
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Codificador MICROCHIP H.264 [pdf] Guia do Usuário Codificador H.264, H.264, Codificador |
