Decodificador MICROCHIP Viterbi

Especificações

• Algoritmo: Decodificador Viterbi
• Entrada: Entrada suave ou forte de 3 ou 4 bits
• Método de decodificação: Máxima Verossimilhança
• Implementação: Serial e Paralelo
• Aplicações: Telefones celulares, comunicações via satélite, televisão digital

Instruções de uso do produto

O decodificador serial Viterbi processa bits de entrada individualmente de maneira sequencial. Siga estas etapas para usar o decodificador serial:

• Forneça os bits de entrada sequencialmente ao decodificador.
• O decodificador atualizará as métricas do caminho e tomará decisões para cada bit.
• Entenda que o decodificador serial pode ser mais lento, mas oferece complexidade reduzida e menor uso de recursos.
• Use o decodificador serial para aplicações que priorizam tamanho, consumo de energia e custo em detrimento da velocidade.
• O decodificador paralelo Viterbi processa vários bits simultaneamente. Veja como utilizar o decodificador paralelo:
• Fornece simultaneamente vários bits como entrada para o decodificador para processamento paralelo.
• O decodificador atualiza várias métricas de caminho em paralelo, resultando em processamento mais rápido.
• Observe que o decodificador paralelo oferece alto rendimento às custas de maior complexidade e uso de recursos.
• Escolha o decodificador paralelo para aplicações que exigem processamento rápido e alto rendimento, como sistemas de comunicação em tempo real.

Perguntas frequentes

P: O que são códigos convolucionais?

R: Os códigos convolucionais são códigos de correção de erros amplamente utilizados em sistemas de comunicação para proteção contra erros de transmissão.

P: Como funciona o decodificador Viterbi?

R: O decodificador Viterbi utiliza o algoritmo Viterbi para identificar a sequência mais provável de bits transmitidos com base no sinal recebido, minimizando erros de decodificação.

P: Quando devo escolher um decodificador serial Viterbi em vez de um paralelo?

R: Opte por um decodificador serial ao priorizar complexidade reduzida, menor uso de recursos e eficiência de custos. É adequado para aplicações onde a velocidade não é a principal preocupação.

P: Em quais aplicações o decodificador Viterbi é comumente usado?

R: O decodificador Viterbi é amplamente utilizado em sistemas de comunicação modernos, como telefones celulares, comunicações via satélite e televisão digital.

Introdução

O Decodificador Viterbi é um algoritmo usado em sistemas de comunicação digital para decodificar códigos convolucionais. Os códigos convolucionais são códigos de correção de erros amplamente utilizados em sistemas de comunicação para proteção contra erros introduzidos durante a transmissão.
O decodificador Viterbi identifica a sequência mais provável de bits transmitidos com base no sinal recebido usando o algoritmo Viterbi, uma abordagem de programação dinâmica. Este algoritmo considera todos os possíveis caminhos de código para calcular a sequência de bits mais provável com base no sinal recebido. Em seguida, ele seleciona o caminho com maior probabilidade.
O Decodificador Viterbi é um decodificador de máxima verossimilhança, que minimiza a probabilidade de erro na decodificação do sinal recebido e é implementado em Serial, ocupando uma pequena área, e em Paralelo para maior rendimento. É amplamente utilizado em sistemas de comunicação modernos, incluindo telefones celulares, comunicações via satélite e televisão digital. Este IP aceita entrada soft ou hard de 3 ou 4 bits.
O algoritmo de Viterbi pode ser implementado usando duas abordagens principais: Serial e Paralela. Cada abordagem possui características e aplicações distintas, que são descritas a seguir.
Decodificador serial Viterbi
O decodificador serial Viterbi processa os bits de entrada individualmente, atualizando sequencialmente as métricas do caminho e tomando decisões para cada bit. Porém, devido ao seu processamento serial, tende a ser mais lento em comparação com sua contraparte Paralela. O decodificador serial requer 69 ciclos de clock para gerar uma saída devido à sua atualização sequencial de todas as métricas de estado possíveis e à necessidade de rastrear cada bit através da treliça, resultando em um tempo de processamento estendido.
A vantagemtagA vantagem de usar um decodificador serial reside em sua complexidade normalmente reduzida e menor uso de recursos de hardware, em comparação com um decodificador paralelo. Isso o torna um avançotagUma ótima opção para aplicações nas quais o tamanho, o consumo de energia e o custo são mais críticos que a velocidade.
Decodificador Viterbi Paralelo
O decodificador paralelo Viterbi foi projetado para processar vários bits simultaneamente. Isto é conseguido através do emprego de metodologias de processamento paralelo para atualizar simultaneamente várias métricas de caminho. Tal paralelismo resulta numa redução significativa no número de ciclos de clock necessários para gerar uma saída, que é de 8 ciclos de clock.
A velocidade do decodificador paralelo tem o custo de maior complexidade e uso de recursos, exigindo mais hardware para implementar os elementos de processamento paralelo, o que pode aumentar o tamanho e o consumo de energia do decodificador. Para aplicações que exigem alto rendimento e processamento rápido, como sistemas de comunicação em tempo real, o decodificador paralelo Viterbi é frequentemente preferido.
Em resumo, a decisão entre usar um decodificador Viterbi serial e paralelo depende dos requisitos específicos da aplicação. Em aplicações que exigem energia, custo e velocidade mínimos, um decodificador serial normalmente é apropriado. Contudo, para aplicações que exigem alta velocidade e alto rendimento, onde o desempenho é crítico, um decodificador paralelo é a opção preferida, embora seja mais complexo e exija mais recursos.

Resumo
A tabela a seguir lista um resumo das características IP do decodificador Viterbi.
Tabela 1. Características do decodificador Viterbi

Versão principal	Este documento se aplica ao Viterbi Decoder v1.1.
Famílias de dispositivos suportados	• SoC PolarFire® • PolarFire
Fluxo de ferramenta compatível	Requer Libero® SoC v12.0 ou versões posteriores.
Licenciamento	O RTL criptografado do decodificador Viterbi está disponível gratuitamente com qualquer licença Libero. RTL criptografado: Um código RTL criptografado completo é fornecido para o núcleo, permitindo que o núcleo seja instanciado com o SmartDesign. Simulação, Síntese e Layout são realizados com o software Libero.

Características
O Decodificador Viterbi IP possui os seguintes recursos:

• Suporta larguras de entrada suaves de 3 ou 4 bits
• Suporta arquitetura serial e paralela
• Suporta comprimentos de traceback definidos pelo usuário e o valor padrão é 20
• Suporta tipos de dados unipolares e bipolares
• Suporta taxa de código de 1/2
• Suporta comprimento de restrição que é 7

Instruções de instalação

O núcleo IP deve ser instalado no Catálogo IP do software Libero® SoC automaticamente através da função de atualização do Catálogo IP no software Libero SoC, ou é baixado manualmente do catálogo. Uma vez que o núcleo IP é instalado no Catálogo IP do software Libero SoC, ele é configurado, gerado e instanciado no SmartDesign para inclusão no projeto Libero.

Utilização e desempenho do dispositivo (Faça uma pergunta)
A utilização de recursos do Viterbi Decoder é medida usando a ferramenta Synopsys Synplify Pro e os resultados estão resumidos na tabela a seguir.
Tabela 2. Utilização de dispositivos e recursos

Detalhes do dispositivo		Tipo de dados	Arquitetura	Recursos		Desempenho (MHz)	RAMs		Blocos matemáticos	Chips Globais
Família	Dispositivo			LUTs	DFF		LSRAM	uSRAM
SoC PolarFire®	MPFS250T	Unipolar	Serial	416	354	200	3	0	0	0
		Bipolar	Serial	416	354	200	3	0	0	0
		Unipolar	Paralelo	13784	4642	200	0	0	0	0
		Bipolar	Paralelo	13768	4642	200	0	0	0	1
Polar Fire	MPF300T	Unipolar	Serial	416	354	200	3	0	0	0
		Bipolar	Serial	416	354	200	3	0	0	0
		Unipolar	Paralelo	13784	4642	200	0	0	0	0
		Bipolar	Paralelo	13768	4642	200	0	0	0	1

Importante: O design é implementado usando o decodificador Viterbi configurando os seguintes parâmetros da GUI:

• Largura de dados flexíveis = 4
• Comprimento K = 7
• Taxa de código = ½
• Comprimento do rastreamento = 20

Configurador IP do decodificador Viterbi

Configurador IP do decodificador Viterbi (Faça uma pergunta)
Esta seção fornece uma visão geralview da interface do Viterbi Decoder Configurator e seus diversos componentes.
O Viterbi Decoder Configurator fornece uma interface gráfica para definir parâmetros e configurações para um núcleo Viterbi Decoder IP. Ele permite ao usuário selecionar parâmetros como largura de dados flexíveis, comprimento K, taxa de código, comprimento de traceback, tipo de dados, arquitetura, testbench e licença. As principais configurações estão descritas na Tabela 3-1.
A figura a seguir fornece uma descrição detalhada view da interface do Viterbi Decoder Configurator.
Figura 1-1. Configurador IP do decodificador Viterbi

A interface também inclui botões OK e Cancelar para confirmar ou descartar as configurações realizadas.

Descrição funcional

A figura a seguir mostra a implementação de hardware do decodificador Viterbi.
Figura 2-1. Implementação de hardware do decodificador Viterbi

Este módulo funciona em DVALID_I. Quando DVALID_I é afirmado, os respectivos dados são considerados como entrada e o processo é iniciado. Este IP possui um buffer de histórico e com base nessa seleção, o IP pega o número do buffer selecionado de DVALID_Is + Alguns ciclos de clock para gerar a primeira saída. Por padrão, o buffer de histórico é 20. A latência entre a entrada e a saída do decodificador paralelo Viterbi é 20 DVALID_Is + 14 ciclos de clock. A latência entre a entrada e a saída do Decodificador Serial Viterbi é de 20 DVALID_Is + 72 Ciclos de Clock.

Arquitetura (Faça uma pergunta)
O Decodificador Viterbi recupera os dados inicialmente fornecidos ao Codificador Convolucional, encontrando o melhor caminho através de todos os estados possíveis do codificador. Para um comprimento de restrição de 7, existem 64 estados. A arquitetura consiste nos seguintes blocos principais:

• Unidade Métrica de Filial (BMU)
• Unidade Métrica de Caminho (PMU)
• Unidade de rastreamento (TBU)
• Adicionar Comparar Selecionar Unidade (ACSU)

A figura a seguir mostra a arquitetura do decodificador Viterbi.
Figura 2-2. Arquitetura do decodificador Viterbi

O decodificador Viterbi consiste em três blocos internos que são explicados a seguir:

1. Unidade Métrica de Filial (BMU): A BMU calcula a discrepância entre o sinal recebido e todos os sinais potenciais transmitidos, usando métricas como distância de Hamming para dados binários ou distância euclidiana para esquemas de modulação avançados. Este cálculo avalia a semelhança entre os sinais recebidos e os possíveis sinais transmitidos. A BMU processa essas métricas para cada símbolo ou bit recebido e encaminha os resultados para a Unidade Métrica de Caminho.
2. Unidade Métrica de Caminho (PMU): A PMU, também conhecida como unidade Add-Compare-Select (ACS), atualiza as métricas de caminho processando métricas de ramificação da BMU. Ele acompanha a métrica cumulativa do melhor caminho para cada estado no diagrama de treliça (uma representação gráfica das possíveis transições de estado). A PMU adiciona a nova métrica do ramo à métrica do caminho atual para cada estado, compara todos os caminhos que levam a esse estado e seleciona aquele com a métrica mais baixa, indicando o caminho mais provável. Este processo de seleção é realizado em cada stage da treliça, resultando em uma coleção dos caminhos mais prováveis, conhecidos como caminhos de sobrevivência, para cada estado.
3. Unidade de rastreamento (TBU): A TBU é responsável por identificar a sequência de estados mais provável, acompanhando o processamento dos símbolos recebidos pela PMU. Isso é feito refazendo a treliça a partir do estado final com a métrica de caminho mais baixa. A TBU inicia a partir do final da estrutura de treliça e rastreia os caminhos sobreviventes usando ponteiros ou referências, para determinar a sequência transmitida mais provável. O comprimento do traceback é determinado pelo comprimento da restrição do código convolucional, impactando tanto a latência quanto a complexidade da decodificação. Ao concluir o processo de rastreamento, os dados decodificados são apresentados como saída, geralmente com os bits finais anexados removidos, que foram inicialmente incluídos para limpar o codificador convolucional.

O decodificador Viterbi usa essas três unidades para decodificar com precisão o sinal recebido nos dados originais transmitidos, corrigindo quaisquer erros que possam ter ocorrido durante a transmissão.
Reconhecido pela sua eficiência, o algoritmo de Viterbi é o método padrão para decodificação de códigos convolucionais em sistemas de comunicação.
Dois formatos de dados estão disponíveis para codificação suave: unipolar e bipolar. A tabela a seguir lista os valores e as descrições correspondentes para entrada suave de 3 bits.
Tabela 2-1. Entradas suaves de 3 bits

Descrição	Unipolar	Bipolar
Mais forte 0	000	100
Relativamente forte 0	001	101
Relativamente fraco 0	010	110
Mais fraco 0	011	111
Mais fraco 1	100	000
Relativamente fraco 1	101	001
Relativamente forte 1	110	010
Mais forte 1	111	100

A tabela a seguir lista o código de convolução padrão.
Tabela 2-2. Código de Convolução Padrão

Comprimento da restrição	Taxa de saída = 2
	Binário	Octal
7	1111001	171
	1011011	133

Parâmetros do decodificador Viterbi e sinais de interface (Faça uma pergunta)
Esta seção discute os parâmetros no configurador GUI do decodificador Viterbi e sinais de E/S.

Configurações (Faça uma pergunta)
A tabela a seguir lista os parâmetros de configuração usados ​​na implementação de hardware do Decodificador Viterbi. Esses são parâmetros genéricos e variam de acordo com os requisitos da aplicação.
Tabela 3-1. Parâmetros de configuração

Nome do parâmetro	Descrição	Valor
Largura de dados flexíveis	Especifica o número de bits usados ​​para representar a largura dos dados de entrada suave	Selecionável pelo usuário que suporta 3 e 4 bits
Comprimento K	K é o comprimento de restrição do código convolucional	Fixo em 7
Taxa de código	Indica a proporção de bits de entrada para bits de saída	1/2
Comprimento do rastreamento	Determina a profundidade da treliça usada no algoritmo de Viterbi	O valor definido pelo usuário e por padrão é 20
Tipo de dados	Permite que os usuários selecionem o tipo de dados de entrada	Selecionável pelo usuário e suporta as seguintes opções: • Unipolar •Bipolar
Arquitetura	Especifica o tipo de arquitetura de implementação	Suporta os seguintes tipos de implementação: • Paralelo • Série

Sinais de Entradas e Saídas (Faça uma pergunta)
A tabela a seguir lista as portas de entrada e saída do Decodificador IP Viterbi.
Tabela 3-2. Portas de entrada e saída

Nome do sinal	Direção	Largura	Descrição
SYS_CLK_I	Entrada	1	Sinal de relógio de entrada
ARSTN_I	Entrada	1	Sinal de reinicialização de entrada (reset ativo-baixo assíncrono)
DADOS_I	Entrada	6	Sinal de entrada de dados (MSB IDATA de 3 bits, LSB QDATA de 3 bits)
DVALID_I	Entrada	1	Sinal de entrada válido de dados
DADOS_O	Saída	1	Saída de dados do decodificador Viterbi
DVALID_O	Saída	1	Sinal de saída válido de dados

Diagramas de tempo

Esta seção discute os diagramas de tempo do decodificador Viterbi.
A figura a seguir mostra o diagrama de tempo do decodificador Viterbi que se aplica à configuração do modo serial e paralelo.
Figura 4-1. Diagrama de Tempo

• O decodificador serial Viterbi requer um mínimo de 69 ciclos de clock (taxa de transferência) para gerar a saída.
• Para calcular a latência do decodificador serial Viterbi, use a seguinte equação:
• Número de tempos de buffer de histórico DVALIDs + 72 ciclos de clock
• Por Examparquivo, se o comprimento do buffer de histórico estiver definido como 20, então
• Latência = 20 válidos + 72 ciclos de clock
• O decodificador paralelo Viterbi requer um mínimo de 8 ciclos de clock (taxa de transferência) para gerar a saída.
• Para calcular a latência do decodificador paralelo Viterbi, use a seguinte equação:
• Número de tempos de buffer de histórico DVALIDs + 14 ciclos de clock
• Por Examparquivo, se o comprimento do buffer de histórico estiver definido como 20, então
• Latência = 20 válidos + 14 ciclos de clock

Importante: O diagrama de temporização para o decodificador Serial e Paralelo Viterbi é idêntico, com exceção do número de ciclos de clock necessários para cada decodificador.

Simulação de banco de teste

Comoample testbench é fornecido para verificar a funcionalidade do decodificador Viterbi. Para simular o núcleo usando o testbench, execute as seguintes etapas:

1. Abra o aplicativo Libero® SoC, clique em Catálogo > View > Windows > Catálogo e expanda Soluções-Wireless. Clique duas vezes em Viterbi_Decoder e clique em OK. A documentação associada ao IP está listada em Documentação.
   Importante: Se você não vir a guia Catálogo, navegue até a guia View Menu Windows e clique em Catálogo para torná-lo visível.
2. Configure o IP conforme o requisito, conforme mostrado na Figura 1-1.
3. O codificador FEC deve ser configurado para testar o decodificador Viterbi. Abra o Catálogo e configure o IP do Encoder FEC.
4. Navegue até a guia Hierarquia de estímulos e clique em Construir hierarquia.
5. Na guia Hierarquia de estímulos, clique com o botão direito em testbench (vit_decoder_tb(vit_decoder_tb.v [work])) e clique em Simular design pré-sintetizador > Abrir interativamente.

Importante: Se você não vir a guia Hierarquia de estímulos, navegue até View > menu Janelas e clique em Hierarquia de estímulos para torná-la visível.
A ferramenta ModelSim® abre com o testbench, conforme mostrado na figura a seguir.
Figura 5-1. Janela de simulação da ferramenta ModelSim

Importante

• Se a simulação for interrompida devido ao limite de tempo de execução especificado no.do file, use o comando run -all para concluir a simulação.
• Depois de executar a simulação, o testbench gera dois files (fec_input.txt, vit_output.txt) e você pode comparar os dois files para uma simulação bem-sucedida.

Histórico de revisão (Faça uma pergunta)
O histórico de revisão descreve as alterações que foram implementadas no documento. As alterações são listadas por revisão, começando com a publicação mais atual.

Tabela 6-1. Histórico de Revisão

Revisão	Data	Descrição
B	06/2024	A seguir está a lista de alterações feitas na revisão B do documento: • Atualizado o conteúdo da seção Introdução • Tabela 2 adicionada na seção Utilização e desempenho do dispositivo • Adicionada 1. Seção do Configurador IP do Decodificador Viterbi • Adicionado o conteúdo sobre os blocos internos, atualizado a Tabela 2-1 e adicionada a Tabela 2-2 em 2.1. Seção de arquitetura • Tabela 3-1 atualizada em 3.1. Seção Definições de configuração • Figura 4-1 adicionada e uma nota na seção 4. Diagramas de tempo • Figura 5-1 atualizada em 5. Seção Simulação de Testbench
A	05/2023	Lançamento inicial

Suporte a microchips FPGA

O grupo de produtos Microchip FPGA apoia seus produtos com vários serviços de suporte, incluindo Atendimento ao Cliente, Centro de Suporte Técnico ao Cliente, website e escritórios de vendas em todo o mundo. Sugere-se que os clientes visitem os recursos on-line da Microchip antes de entrar em contato com o suporte, pois é muito provável que suas dúvidas já tenham sido respondidas.
Entre em contato com o Centro de Suporte Técnico através do website em www.microchip.com/support. Mencione o número de peça do dispositivo FPGA, selecione a categoria de caso apropriada e carregue o design files ao criar um caso de suporte técnico.
Entre em contato com o Atendimento ao cliente para obter suporte não técnico ao produto, como preços de produtos, atualizações de produtos, informações de atualização, status do pedido e autorização.

• Da América do Norte, ligue para 800.262.1060
• Do resto do mundo, ligue para 650.318.4460
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Informação do Microchip

O Microchip Website
A Microchip fornece suporte online através do nosso website em www.microchip.com/. Esse website é usado para fazer files e informações facilmente disponíveis para os clientes. Alguns dos conteúdos disponíveis incluem:

• Suporte ao produto – Folhas de dados e erratas, notas de aplicação e sampprogramas, recursos de design, guias do usuário e documentos de suporte de hardware, lançamentos de software mais recentes e software arquivado
• Suporte Técnico Geral – Perguntas frequentes (FAQs), solicitações de suporte técnico, grupos de discussão on-line, lista de membros do programa de parceiros de design de microchip
• Negócios de Microchip – Seletor de produtos e guias de pedidos, comunicados de imprensa mais recentes da Microchip, lista de seminários e eventos, listas de escritórios de vendas, distribuidores e representantes de fábrica da Microchip

Serviço de notificação de alteração de produto
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• Distribuidor ou Representante
• Escritório de vendas local
• Engenheiro de Soluções Incorporadas (ESE)
• Suporte Técnico

Os clientes devem entrar em contato com seu distribuidor, representante ou ESE para obter suporte. Escritórios de vendas locais também estão disponíveis para ajudar os clientes. Uma lista de escritórios de vendas e locais está incluída neste documento.
O suporte técnico está disponível através do website em: www.microchip.com/support
Recurso de proteção de código de dispositivos de microchip
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• A Microchip acredita que sua família de produtos é segura quando usada da maneira pretendida, dentro das especificações operacionais e sob condições normais.
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